Kapazitiv gekoppelte Impulsbelastung zur Evaluierung der Festigkeit von integrierten Schaltungen gegenüber elektrostatischen Entladungen

Inhaltsverzeichnis

1 Einleitung

1.1 Electrostatic Discharge (ESD)

1.2 Charge Device Model (CDM)

1.3 Aufgabenstellung

2 Capacitive Coupled – Transmission Line Pulser

2.1 Prinzipielle Funktionsweise CC-TLP

2.2 Messaufbau CC-TLP

2.3 CC-TLP Probe

2.4 Messsoftware

3 Charakterisierung des Messaufbaus

3.1 CC-TLP auf Bausteinebene (package level)

3.2 Variation des Abstandes d zwischen Referenzelektrode und Chuck / Wafer

3.3 Einfluss des Messaufbaus auf die Hintergrundkapazität

4 CC-TLP am Produktbaustein

4.1 Produktbaustein SRAM

4.2 Feldausfälle am Produktbaustein

4.3 CC-TLP Messungen auf Waferlevel

4.4 Ausfallschwellen bei CC-TLP Belastungen

4.5 Ausfallschwellen bei CC-TLP Belastungen mit erhöhter Pulsspannung

4.6 Ausfallschwellen bei CC-TLP Belastungen mit reduzierter Hintergrundkapazität Cb

4.7 Präparation / Ätzverfahren zur Fehleranalyse

4.8 Schadensbilder REM

5 Vergleich der Ergebnisse CC-TLP vs. CDM

5.1 Vergleich des Leckstrommessungen (elektrische Ausfallkriterium)

5.2 Vergleich der Schadensbilder

5.3 Vergleich der Ausfallströme

6 Ausblick

Zielsetzung & Themen

Das Hauptziel dieser Diplomarbeit ist die Evaluierung des Capacitive Coupled – Transmission Line Pulser (CC-TLP) Verfahrens auf Waferlevel zur Emulation von elektrostatischen Entladungen (ESD) bei gehäuselosen integrierten Schaltungen. Dabei steht die Forschungsfrage im Mittelpunkt, ob mit diesem Verfahren ESD-Schäden erzeugt werden können, die mit den Ergebnissen des Charged Device Models (CDM) korrelieren, um eine frühzeitige und reproduzierbare Belastungsprüfung zu ermöglichen.

• Optimierung des CC-TLP Messaufbaus auf Waferlevel
• Charakterisierung des Einflusses der Hintergrundkapazität auf die Messergebnisse
• Vergleichende Analyse von Ausfallschwellen und Schadensbildern zwischen CC-TLP und CDM
• Entwicklung und Validierung einer Ankontaktierungs- bzw. Kalibrierungshilfe
• Fehleranalyse mittels Rasterelektronenmikroskopie (REM) zur Identifikation von Gateoxidschäden

Auszug aus dem Buch

Zusammenfassung der Kapitel

1 Einleitung: Einführung in die Problematik elektrostatischer Entladungen bei integrierten Schaltungen und Vorstellung gängiger Testmodelle wie HBM und CDM.

2 Capacitive Coupled – Transmission Line Pulser: Erläuterung der theoretischen Grundlagen des CC-TLP Verfahrens, des Messaufbaus und der notwendigen Software zur Automatisierung der Messreihen.

3 Charakterisierung des Messaufbaus: Detaillierte Untersuchung des Einflusses variabler Parameter wie des Plattenabstands und verschiedener Test-Setups auf die Hintergrundkapazität.

4 CC-TLP am Produktbaustein: Anwendung des Verfahrens auf einen SRAM-Speicherchip, Bestimmung von Ausfallschwellen und Durchführung einer umfassenden Fehleranalyse mittels REM.

5 Vergleich der Ergebnisse CC-TLP vs. CDM: Gegenüberstellung der gewonnenen CC-TLP Daten mit CDM-Referenzwerten hinsichtlich elektrischer Ausfallkriterien, Schadensbilder und Ausfallströme.

6 Ausblick: Zusammenfassung der Erfolge und Empfehlungen für eine industrielle Standardisierung und Weiterentwicklung der Messmethodik.

Schlüsselwörter

CC-TLP, CDM, ESD, integrierte Schaltungen, Waferlevel, Gateoxidschaden, Leckstrom, Ausfallstrom, Transmission Line Pulser, Halbleiterprüfung, Hintergrundkapazität, Fehlersignatur, Stressmethode, Reproduzierbarkeit, ESD-Schutzstruktur

Häufig gestellte Fragen

Worum geht es in dieser Arbeit grundsätzlich?

Die Diplomarbeit befasst sich mit der Evaluierung eines speziellen Testverfahrens, dem CC-TLP (Capacitive Coupled – Transmission Line Pulser), um die Festigkeit integrierter Schaltungen gegenüber elektrostatischen Entladungen direkt auf Waferlevel zu prüfen.

Was sind die zentralen Themenfelder?

Die zentralen Themen umfassen die Optimierung von TLP-Messaufbauten, die Modellierung von Hintergrundkapazitäten und den Vergleich zwischen dem CC-TLP Verfahren und dem klassischen CDM-Standard.

Was ist das primäre Ziel oder die Forschungsfrage?

Das Ziel ist die Etablierung eines reproduzierbaren Verfahrens zur Erzeugung von ESD-ähnlichen Schäden an gehäuselosen Schaltungen, die mit den Ergebnissen des industriell verbreiteten CDM-Verfahrens korrelieren.

Welche wissenschaftliche Methode wird verwendet?

Es wird die CC-TLP Methode genutzt, um mittels eines kapazitiv gekoppelten, sehr schnellen Impulses das Device zu belasten. Die Ergebnisse werden durch Leckstrommessungen und REM-Fehleranalysen verifiziert.

Was wird im Hauptteil behandelt?

Der Hauptteil gliedert sich in die Charakterisierung des Messaufbaus, die praktischen Belastungsversuche an einem SRAM-Produktbaustein und den vergleichenden Abgleich mit existierenden CDM-Messdaten.

Welche Schlüsselwörter charakterisieren die Arbeit?

Die wichtigsten Schlagworte sind CC-TLP, CDM, ESD-Festigkeit, Waferlevel-Prüfung, Gateoxidschäden und die Korrelation von Ausfallströmen.

Warum ist das Verfahren für die Industrie vorteilhaft?

Es ermöglicht eine frühzeitige ESD-Überprüfung direkt auf dem Wafer, was signifikante Zeit- und Kostenvorteile bietet, da Fehler bereits vor der aufwendigen Gehäusung identifiziert werden können.

Welche Rolle spielt die Hintergrundkapazität in diesem Kontext?

Die Hintergrundkapazität ist ein entscheidender Parameter, der das Verhalten der Entladung maßgeblich beeinflusst. Ihre Kenntnis und präzise Einstellung sind essentiell für die Erzielung reproduzierbarer Ergebnisse.

Wie wurde die Genauigkeit der Ankontaktierung sichergestellt?

Der Autor entwickelte eine spezielle Kalibrierungs- und Kontaktierungshilfe mit Einfräsungen für definierte Abstände, welche die bisher als ungenau empfundenen Methoden mittels Fühlerlehren ersetzte.

Was ist das Fazit zu den beobachteten Schadensbildern?

Die Analyse zeigt, dass eine direkte Korrelation zwischen der Höhe des Belastungsstroms und dem Durchmesser der Gateoxidschäden existiert und dass das CC-TLP Verfahren die typischen Schadenssignaturen der CDM-Prüfung stabil reproduzieren kann.